Diet記録簿 with Cipher and etc. Reborn

四捨五入すると40になる、この年齢で、いまさらながら新しいプログラミング言語を学習中です。
その名も

Verilog HDL

BASICに始まって、FORTANやらCやらC++を使ってきた私ですが、(それなりに使えるのは、BASICとCだけですが)、Verilog HDLはちょっとばかり違います。なんというか手続きを並べてるのではなく、素子を並べているということが、シリアル処理とパラレル処理をいやでも意識させられます。
1クロックで何ができて何ができないのか、とか、そういうのをちゃんと考えなければいけません。

一方で、モジュール(Cでいう関数みたいなもの)は、Cの様に呼び出すのではなく、C++の様にオブジェクトのインスタンスみたいなのを指定しなければいけません。なぜなら、それは実体が必要だからです。
確かに、面白いわこれ。

ロジックを回路図で書いていくのとVerilog HDLで書くのは、アセンブラでプログラムを組むのとCでプログラムを組むのとに対応してるのかも。
アセンブラを知らなくてもプログラムは組めるが、アセンブラを意識しないとまともなプログラムは組めない。
Verliogも、回路図の組み方を知らなくてもコードは組めるけど、回路図を意識しないとまともなコードは組めないです。